siamakb
29-10-2011, 00:05
سلام.
خسته نباشید.
یک برنامه که در زیر آورده شده برایه XC3S400-4pq208 نوشته شده است.
این برنامه قرار است 8 بیت دیتا را از ورودی توسط INT2 بگیرد و در ارایه ذخیره کند.
اخرین دیتا عدد 255 می باشد و بیشترین دیتا 128 می باشد که توسط خروجی Tجهت چک کردن استفاده می شود.
خروجی های o هم که هر1 میکرو ثانیه not می شوند.
مشکل اینه وقتی خروجی های o فعال هستند دیتا در ورودی به درستی دریافت نمیشه.
دوستان اگر کسی می تونه این مشکل رو حل کنه pmبده لطفا.
هزینه هم روچشم.
ممنون.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity lop is
Port ( clk : in STD_LOGIC;--1Mhz
o : inout std_logic_vector(0 to 125);--
t : out std_logic;--check for corect save data
int2 : in std_logic;--save data
a: in std_logic_vector(7 downto 0));--8 bit data in
end lop;
architecture Behavioral of lop is
----------------array--------------------------------
type ramm is array(0 to 4063)of std_logic_vector(7 downto 0);
shared variable ram:ramm;
--------------------save data------------------------------
begin
process(int2)
variable cnt:integer range 0 to 4063:=0;
begin
if(rising_edge(int2))then
ram(cnt):=a;
cnt:=cnt+1;
end if;
end process;
-------------output O----------------------------
process(clk)
begin
if(clk' event and clk='1')then
o<=not o;
end if;
end process;
-----------------------check data------------------------------------
t<='1' when "11111111"=ram(4063) else'0';--check for corect data
end Behavioral;
خسته نباشید.
یک برنامه که در زیر آورده شده برایه XC3S400-4pq208 نوشته شده است.
این برنامه قرار است 8 بیت دیتا را از ورودی توسط INT2 بگیرد و در ارایه ذخیره کند.
اخرین دیتا عدد 255 می باشد و بیشترین دیتا 128 می باشد که توسط خروجی Tجهت چک کردن استفاده می شود.
خروجی های o هم که هر1 میکرو ثانیه not می شوند.
مشکل اینه وقتی خروجی های o فعال هستند دیتا در ورودی به درستی دریافت نمیشه.
دوستان اگر کسی می تونه این مشکل رو حل کنه pmبده لطفا.
هزینه هم روچشم.
ممنون.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity lop is
Port ( clk : in STD_LOGIC;--1Mhz
o : inout std_logic_vector(0 to 125);--
t : out std_logic;--check for corect save data
int2 : in std_logic;--save data
a: in std_logic_vector(7 downto 0));--8 bit data in
end lop;
architecture Behavioral of lop is
----------------array--------------------------------
type ramm is array(0 to 4063)of std_logic_vector(7 downto 0);
shared variable ram:ramm;
--------------------save data------------------------------
begin
process(int2)
variable cnt:integer range 0 to 4063:=0;
begin
if(rising_edge(int2))then
ram(cnt):=a;
cnt:=cnt+1;
end if;
end process;
-------------output O----------------------------
process(clk)
begin
if(clk' event and clk='1')then
o<=not o;
end if;
end process;
-----------------------check data------------------------------------
t<='1' when "11111111"=ram(4063) else'0';--check for corect data
end Behavioral;