NOTICE توجه: این یک موضوع قدیمی است که آخرین پست ارسالی آن مربوط به 3293 روز قبل است . لطفا فقط پاسخ ها ، سوالات و درخواست های 100 درصد مرتبط را به آن ارسال کنید و برای درخواست ها و سوالات جدید موضوع جدیدی را ایجاد کنید
نمایش نتایج: از 1 به 2 از 2

موضوع: عدم سنتز کد vhdl زیر

  1. #1
    کاربر فعال masoud58 آواتار ها
    تاریخ عضویت
    Mar 2010
    نام
    مسعود
    نوشته ها
    100
    تشکر
    34
    تشکر شده 14 بار در 11 پست

    Icon17 عدم سنتز کد vhdl زیر

    چرا کد زیر سنتز نمیشه ؟
    کد یک جمع کننده تفریق گر 4 بیتی هستش
    کد:
    library IEEE;use IEEE.STD_LOGIC_1164.ALL;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    -- Uncomment the following library declaration if using
    -- arithmetic functions with Signed or Unsigned values
    --use IEEE.NUMERIC_STD.ALL;
    
    
    -- Uncomment the following library declaration if instantiating
    -- any Xilinx primitives in this code.
    --library UNISIM;
    --use UNISIM.VComponents.all;
    
    
    entity fs4 is
        Port ( a : in  STD_LOGIC_VECTOR (3 downto 0);
               b : in  STD_LOGIC_VECTOR (3 downto 0);
               s : out  STD_LOGIC_VECTOR (3 downto 0);
               m : in  STD_LOGIC;
               c_out : out  STD_LOGIC);
    end fs4;
    
    
    architecture Behavioral of fs4 is
    component fa4b port(a : in  STD_LOGIC_VECTOR (3 downto 0);
                        b : in  STD_LOGIC_VECTOR (3 downto 0);
                        c_in : in  STD_LOGIC;
                        s : out  STD_LOGIC_VECTOR (3 downto 0);
                        c_out : out  STD_LOGIC);
    end component;
    signal t : STD_LOGIC_VECTOR (3 downto 0);
    begin
      t(0)<=b(0) xor m;
      t(1)<=b(1) xor m;
      t(2)<=b(2) xor m;
      t(3)<=b(3) xor m;
      
     
     fa_su: fa4b port map (a=>a,b=>t,s=>s,c_in=>m,c_out=>c_out);
    
    
    end Behavioral;

  2. # ADS
    Circuit advertisement
    تاریخ عضویت
    Always
    نام
    Advertising world
    نوشته ها
    Many
     

  3. #2
    تازه وارد md3848 آواتار ها
    تاریخ عضویت
    Jul 2014
    نام
    مهدی
    نوشته ها
    3
    تشکر
    4
    تشکر شده 1 بار در 1 پست

    پیش فرض

    کد ارور نداره..وارنینگ داره
    که میگه دادا این component که تعریف کردی تو کد هات...ولی تو پروژت نه به عنوان core و نه به عنوان کد vhdl به برنامه اضافش نکردی

موضوعات مشابه

  1. شبیه سازیaluبا vhdl
    توسط amir714 در انجمن پرسش و پاسخ (نرم افزارهای تخصصی)
    پاسخ: 0
    آخرين نوشته: 12-12-2014, 01:11
  2. [درخواست] فول ادر به زبان vhdl
    توسط mmojtabaa در انجمن مباحث کار و کاریابی/تبلیغات/بازارچه
    پاسخ: 1
    آخرين نوشته: 25-01-2014, 03:24
  3. آرایه ماتریسی vhdl
    توسط siamakb در انجمن FPGA
    پاسخ: 0
    آخرين نوشته: 12-07-2011, 02:41
  4. کمک درباره برنامه vhdl
    توسط medadnoki در انجمن FPGA
    پاسخ: 3
    آخرين نوشته: 15-03-2011, 13:49
  5. VHDL to Verilog and Verilog to VHDL Converter
    توسط alnz در انجمن پرسش و پاسخ (نرم افزارهای تخصصی)
    پاسخ: 0
    آخرين نوشته: 26-02-2010, 16:17

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •