یکی از دلایلی که برای ram های DDR3 طول چک انجام میدن اینه که تو یک پالس ساعت چندین بار اطلاعات رد و بدل میشه. یعنی همیشه کلاکی برای همزمانی داده ها نیست. پس یا باید ارتباط کند باشه یا تاخیر بین داده ها یا آدرس ها نزدیک به صفر و دقیقاً مساوی باشه.
توجه: این یک موضوع قدیمی است که آخرین پست ارسالی آن مربوط به 2772 روز قبل است . لطفا فقط پاسخ ها ، سوالات و درخواست های 100 درصد مرتبط را به آن ارسال کنید و برای درخواست ها و سوالات جدید موضوع جدیدی را ایجاد کنید
یکی از دلایلی که برای ram های DDR3 طول چک انجام میدن اینه که تو یک پالس ساعت چندین بار اطلاعات رد و بدل میشه. یعنی همیشه کلاکی برای همزمانی داده ها نیست. پس یا باید ارتباط کند باشه یا تاخیر بین داده ها یا آدرس ها نزدیک به صفر و دقیقاً مساوی باشه.
الان فاصله بین میکرو و رم حدود 4 یا نهایتا 5 سانت هستش. این فاصله زیاد نیست؟نوشته اصلی توسط alghasi
نمیدونم. دقیقا چقدر باید باشه. خودم نزدم. ولی فکر میکنم تو این فرکانس ها 5 سانتی متر مشکلی نیست. از طرفی تو هر پالس کلاک یه دیتا جابجا میشه. فقط ترک کلاک طولش تفاوت زیادی با دیتاها نباید داشته باشه.
مهندس جان به خاطر مشکلات پیش اومده نتونستم به اندازه کافی سرش وقت بذارم
ولی اون موقع روی اس دی رم مینوشتم و میخوندم دو تا چیز متفاوت بودند.
دلیلش رو هم هنوز کامل نمیدونم.
اگر کسی از دوستان بتونه ی رفرنسی چیزی برای طراحی ارائه کنه که بقیه هم از نکات اون استفاده کنند خیلی خوب میشه
سلام. ببخشید یه سوال داشتم.
تو طراحی برد برای sdram با 1788 فقط کافیه که پایه های دیتا با هم و پایه های آدرس با هم تیون باشن یا آدرس و دیتا هم باید با هم تیون باشن؟؟؟
ممنون.
سلام
ادرسها باید باهم تیون باشن و دیتا ها باهم.
مجوز های ارسال و ویرایش
پاسخ با نقل قول